64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問：a) 你所知道的可編程邏輯器件有哪些? b) 試用vhdl或verilog、able描述8位d觸發(fā)器邏輯。(漢王筆試)

　　pal，pld，cpld，fpga。

　　module dff8(clk , reset, d, q);

　　input clk;

　　input reset;

　　input d;

　　output q;

　　reg q;

　　always @ (posedge clk or posedge reset)

　　if(reset)

　　q <= 0;

　　else

　　q <= d;

　　endmodule

　　65、請(qǐng)用hdl描述四位的全加法器、5分頻電路。(仕蘭微電子)

　　66、用verilog或vhdl寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。(未知)

　　67、用verilog或vhdl寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch。(未知)

　　68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)(不過這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差，很容易誤解的)。(

　　威盛via 2003.11.06 上海筆試試題)

　　69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。(仕蘭微電子)

　　70、畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。(揚(yáng)智電子筆試)

　　71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)。(1)畫出fsm(有限狀態(tài)機(jī));(2)用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求。(未知)

　　72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：(1)畫出fsm(有限狀態(tài)機(jī));(2)用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求;(3)設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過程。(未知)

　　73、畫出可以檢測(cè)10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之。(威盛)

　　74、用fsm實(shí)現(xiàn)101101的序列檢測(cè)模塊。(南山之橋)

　　a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。例如a：0001100110110100100110

　　b：0000000000100100000000

　　請(qǐng)畫出state machine;請(qǐng)用rtl描述其state machine。(未知)

　　75、用verilog/vddl檢測(cè)stream中的特定字符串(分狀態(tài)用狀態(tài)機(jī)寫)。(飛利浦-大唐筆試)

　　76、用verilog/vhdl寫一個(gè)fifo控制器(包括空，滿，半滿信號(hào))。(飛利浦-大唐筆試)

　　77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進(jìn)制整數(shù)輸入信號(hào)。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為3~5v假設(shè)公司接到該項(xiàng)目后，交由你來(lái)負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程。(仕蘭微電子)

　　78、sram，falsh memory，及dram的區(qū)別?(新太硬件面試)

　　79、給出單管dram的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁(yè)圖9 -14b)，問你有什么辦法提高refresh time，總共有5個(gè)問題，記不起來(lái)了。(降低溫度，增大電容存儲(chǔ)容量)(infineon筆試)

　　80、please draw schematic of a common sram cell with 6 transistors,point out which nodes can store data and which node is word line control? (威盛筆試題circuit design-beijing-03.11.09)

　　81、名詞:sram,ssram,sdram 名詞irq,bios,usb,vhdl,sdr

　　irq: interrupt request bios: basic input output system usb: universal serial bus

　　vhdl: vhic hardware description language sdr: single data rate

　　壓控振蕩器的英文縮寫(vco)。動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(dram)。

　　名詞解釋，無(wú)聊的外文縮寫罷了，比如pci、ecc、ddr、interrupt、pipeline irq,bios,usb,vhdl,vlsi vco(壓控振蕩器) r am (動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，fir iir dft(離散傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡

筆試精華繼續(xù)

二、ic設(shè)計(jì)基礎(chǔ)(流程、工藝、版圖、器件)

　　1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路相關(guān)的內(nèi)容(如講清楚模擬、數(shù)字、雙極型、cmos、mcu、risc、cisc、dsp、asic、fpga等的概念)。(仕蘭微面試題目)

　　2、fpga和asic的概念，他們的區(qū)別。(未知)

　　答案：fpga是可編程asic。

　　asic:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它asic(application specific ic)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)

　　3、什么叫做otp片、掩膜片，兩者的區(qū)別何在?(仕蘭微面試題目)

　　4、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種?(仕蘭微面試題目)

　　5、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。(仕蘭微面試題目)

　　6、簡(jiǎn)述fpga等可編程邏輯器件設(shè)計(jì)流程。(仕蘭微面試題目)

　　7、ic設(shè)計(jì)前端到后端的流程和eda工具。(未知)

　　8、從rtl synthesis到tape out之間的設(shè)計(jì)flow,并列出其中各步使用的tool.(未知)

　　9、asic的design flow。(威盛via 2003.11.06 上海筆試試題)

　　10、寫出asic前期設(shè)計(jì)的流程和相應(yīng)的工具。(威盛)

　　11、集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。(揚(yáng)智電子筆試)

　　先介紹下ic開發(fā)流程：

　　1.)代碼輸入(design input)

　　用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼

　　語(yǔ)言輸入工具：summit visualhdl

　　mentor renior

　　圖形輸入: composer(cadence);

　　viewlogic (viewdraw)

　　2.)電路仿真(circuit simulation)

　　將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確

　　數(shù)字電路仿真工具：

　　verolog：cadence verolig-xl

　　synopsys vcs

　　mentor modle-sim

　　vhdl : cadence nc-vhdl

　　synopsys vss

　　mentor modle-sim

　　模擬電路仿真工具：

　　anti hspice pspice，spectre micro microwave: eesoft : hp

　　3.)邏輯綜合(synthesis tools)

　　邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路;將初級(jí)仿真中所沒有考慮的門沿(gates delay)反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。

　　12、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程?(仕蘭微面試題目)

　　13、是否接觸過自動(dòng)布局布線?請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元素?(仕蘭微面試題目)14、描述你對(duì)集成電路工藝的認(rèn)識(shí)。(仕蘭微面試題目)

　　15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么?(仕蘭微面試題目)

　　16、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀。(仕蘭微面試題目)

　　17、半導(dǎo)體工藝中，摻雜有哪幾種方式?(仕蘭微面試題目)

　　18、描述cmos電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果?(仕蘭微面試題目)

　　19、解釋latch-up現(xiàn)象和antenna effect和其預(yù)防措施.(未知)

　　20、什么叫l(wèi)atchup?(科廣試題)

　　21、什么叫窄溝效應(yīng)? (科廣試題)

　　22、什么是nmos、pmos、cmos?什么是增強(qiáng)型、耗盡型?什么是pnp、npn?他們有什么差別?(仕蘭微面試題目)

　　23、硅柵coms工藝中n阱中做的是p管還是n管，n阱的阱電位的連接有什么要求?(仕蘭微面試題目)

　　24、畫出cmos晶體管的cross-over圖(應(yīng)該是縱剖面圖)，給出所有可能的傳輸特性和轉(zhuǎn)移特性。(infineon筆試試題)

　　25、以interver為例,寫出n阱cmos的process流程,并畫出剖面圖。(科廣試題)